2015年度シラバス（熊本高等専門学校　熊本キャンパス）
 科目コードAN210
科目名情報処理回路(Information Processing Circuits) 単位数2単位
対象学科電子情報システム工学専攻対象学年2年開講期間前期
科目区分情報制御系必修・選択選択履修/学修学修
授業形式講義規定授業時数15  
教員名（所属）
松尾　和典（制御情報システム工学科）教員室
5号棟5階
使用教科書
自作プリントを配布
参考書
榎本忠義「CMOS集積回路」培風館ほか
科目の位置付けと
関連科目		　
科目の概要各種のディジタル演算処理回路のアルゴリズムを述べ、CMOS基本回路を用いたディジタルスイッチ・論理素子による情報処理回路を構成、解析することで情報処理のための回路技術を講義する。さらに、CMOS論理回路で構成された4ビット加算、減算などの演算プロセッサの設計の基礎技術について解説する。
授業方針1. CMOSインバータの動作機構を理解でき、各種の論理回路をCMOS構成で実現できる。
2. 2進数およびBCD数の加減算、乗算の基本アルゴリズムや高速化アルゴリズムを説明できる。
3. 2進数およびBCD数の加減算、乗算の各種高速化回路をCMOS構成論理回路で構成できる。4. 4ビットBCD加算、減算、乗算などの演算プロセッサの実設計を完成できる。

授業項目

時数

達成目標（習得すべき内容）

１．ガイダンス
(1. Guidance)
1
PMOSやNMOSトランジスタのスイッチ動作とパルス応答について、既に理解したことを説明できる。
２．各種CMOS論理回路
(2. CMOS logic circuits)
1
双方向スイッチ構成を理解し、複合ゲートEXOR回路のCMOS構成を実現できる。
３．2進数、10進数加減算の原理
(3. Principle of addition and subtraction of the binary, decimal)
1
2進数、10進数の加算および減算（補数加算）原理について説明できる。
４．2進数加減算回路のCMOS構成
(4. CMOS configuration of binary addition and subtraction circuit)
1
4 bitのけた上げ伝搬形2進数加減算回路のCMOSを実現できる。
５．符号桁2進数加減算の原理
(5. Principle of the sign digit binary number addition and subtraction
1
正の2進数間、および符号桁を有する2進数間の補数加減算原理を説明できる。
６．4 bit 2進数CLA加減算回路のCMOS構成
(6. CMOS configuration of binary CLA addition and subtraction circuit)
1
けた上げ先見機能の理論を理解し、高速CLA加算回路のCMOS構成を実現できる。
７．2進化10進数加減算原理
(7. Principle of binary-coded decimal addition and subtraction)
1
符号桁付2進化10進数加減算のための変換処理原理について説明できる。
８．BCD数加減算回路のCMOS構成
(8. CMOS configuration of binary-coded decimal addition and subtraction)
1
BCD加減算回路に必要な補数生成回路、2進数―BCD数変換回路を構成できる。
９．多数桁2進数乗算回路の基本回路構成
(9. Basic circuit configuration of binary number multiplication circuit)
1
2進数乗算の部分積加算を理解し、基本回路で並列乗算回路を構成できる。
10．多数桁2進数乗算回路のWallece-tree高速化
(10. Application of Wallece-tree to binary multiplier circuit)
1
同一桁を可能な限り同時に行うことで処理段数を減少させ高速化法を実現できる。
11．Boothアルゴリズムを用いた部分積数の削減
(11. Reduction partial product number of using the Booth algorithm)
1
2次のBoothアルゴリズムを用い部分積数を削減させた高速乗算の動作理論が説明できる。
12．デコーダ、符号ビット生成・数値ビット生成原理
(12. Decoder, the sign bit generation and numerical bit generation principle)
1
デコーダ、符号ビット生成・数値ビット生成アルゴリズムと論理式を説明できる。
13．6×6ビット2進数乗算
(13. a 6x6-bit binary number multiplication)
1
Boothアルゴリズムを用いた6×6ビット2進数乗算を説明できる。
14．6×6ビット2進数乗算回路の構成
(14. The configuration of the binary number multiplication circuit)
1
Boothアルゴリズムによる6×6ビット乗算回路が構成できる。
15．4×4ビット乗算回路の実設計
(15. A design of the multiplier circuit)
1

ルーブリック

評価項目

理想的な到達レベルの目安

標準的な到達レベルの目安

未到達レベルの目安

CMOS論理回路設計CMOSの動作原理を理解して説明することができ，各種のCMOS論理回路に対してゲートレベルで動作速度と少消費電力を目指した回路構成ができる．CMOSの動作原理を理解して説明することができ，各種のCMOS論理回路に対してゲートレベルで回路構成ができる．CMOSの動作原理を理解できず，各種のCMOS論理回路に対してゲートレベルで回路構成ができない．
2進数加減算，乗算の基本アルゴリズムと高速化アルゴリズム2進数加減算，乗算の基本アルゴリズムを理解して説明することができ，高速化アルゴリズムも理解して適用できる．2進数加減算，乗算の基本アルゴリズムを理解して説明することができ，高速化アルゴリズムも理解できる．2進数加減算，乗算の基本アルゴリズムを理解できず，高速化アルゴリズムも理解できない．
2進数加減算，乗算のCMOS論理回路構成2進数加減算，乗算回路をCMOS論理回路にてそれぞれ構成でき，説明することができる．2進数加減算，乗算回路をCMOS論理回路にてそれぞれ構成できる．2進数加減算，乗算回路をCMOS論理回路にて構成できない．
評価方法及び
総合評価		【評価方法】それぞれの授業項目の目標の達成度を、各授業（２時間）の講義に対して、出題する演習課題のレポート解答結果も全体評価に加える。達成目標の評価として、最後に前期定期試験を実施し評価する。【総合評価】定期試験等筆記試験（70％）、演習レポート・ノート評価（30％）を総合し、CMOS構成の加算、減算、乗算などの演算プロセッサの構成や実設計に対する授業目標の達成の程度を評価する。演習レポートの提出期限は課題提示の際に示し、期限後に提出されたレポートの評価点は0点とする。全体評価の60%以上の得点率で目標を達成したと見なす。
学習方法自学学習のために、毎授業時間ごとに授業内容を演習課題として出題し、解答の提出期限は翌週の授業開始時間としている。
学生への
メッセージ		本科目は、ソフトウエアによる情報処理の実現技術でなく、ハードウエアによる実現技術の理解に重点を置いて説明しており、より実際的な知識を理解できるようにしたい。
学修単位への対応1単位あたり30時間程度の自学自習が求められます。
本校教育目標との対応
　
JABEE学習教育目標との対応
D-1（○）